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中原大學 電子工程學系 陳淳杰所指導 徐志豪的 一個十位元每秒兩千萬次取樣帶冗餘位逐漸趨近式類比數位轉換器 （2021），提出1ms s關鍵因素是什麼，來自於逐漸趨近式類比數位轉換器、分段式電容陣列、帶冗餘位演算法。
而第二篇論文國立臺灣科技大學 電機工程系 彭盛裕所指導 許庭瀚的 高速、高解析度及低功耗之逐漸逼近式類比數位轉換器積體電路設計與驗證 （2021），提出因為有 高速、高解析度、低功耗、類比數位轉換器、數位類比轉換器、逐漸逼近式、逐漸逼近式類比數位轉換器、積體電路、高速、高解析度及低功耗之逐漸逼近式類比數位轉換器積體電路設計與驗證的重點而找出了 1ms s的解答。
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低功耗CMOS逐次逼近型模數轉換器
為了解決1ms s 的問題，作者朱樟明 這樣論述：
《低功耗 CMOS 逐次逼近型模數轉換器》系統介紹了低功耗 CMOS 逐次逼近型模數轉換器設計所涉及的一些關鍵問題，包括體系結構、高層次模型、電容開關時序、關鍵電路技術、低壓類比電路、電容陣列佈局等，同時介紹當前新的流水線 SAR A/D 轉換設計技術和可配置 A/D 轉換器設計技術，是當前國外低功耗 CMOS 混合信號積體電路的前沿研究內容。 《低功耗 CMOS 逐次逼近型模數轉換器》所提出的體系結構、電容開關時序及高層次模型、關鍵電路模組均經過流片驗證或 Spice 模擬驗證，可以直接供讀者參考，且對想深入研究低功耗 CMOS 混合信號積體電路設計的設計人員和研究人員具有很強的指導意義
和實用性。 前言 緒論1 0.1SARA/D轉換器的研究進展1 0.2本書的主要內容2 參考文獻3 第1章 SARA/D轉換器設計基礎4 1.1SARA/D轉換器的工作原理4 1.2電荷再分配D/A轉換電路5 1.2.1二進位權重電容D/A轉換器5 1.2.2分段式電容D/A轉換器6 1.2.3C-2C式電容D/A轉換器7 1.3SARA/D轉換器的性能指標7 1.3.1靜態特性參數7 1.3.2動態特性參數10 參考文獻11 第2章 低功耗SARA/D轉換器關鍵設計技術12 2.1高效電容開關時序12 2.1.1傳統電容開關時序13 2.1.2節能電容開關時序14
2.1.3單調電容開關時序15 2.1.4VCM-based電容開關時序16 2.1.5開關功耗分析17 2.2CMOS比較器18 2.2.1基本動態鎖存比較器18 2.2.2雙尾電流型動態鎖存比較器19 2.2.3動態比較器的失調20 2.2.4動態比較器的雜訊21 2.3SAR控制實現技術22 2.3.1傳統的SAR控制邏輯22 2.3.2SAR動態邏輯實現技術23 參考文獻24 第3章 低功耗SARA/D轉換器26 3.1一種10位1.0V300kS/sSARA/D轉換器26 3.1.110位元SARA/D轉換器結構26 3.1.2基於電容拆分技術的VCM-based電容開關時序26
3.1.3自舉開關31 3.1.4動態比較器33 3.1.5基於動態邏輯的SAR控制技術37 3.1.6版圖設計39 3.1.7SARA/D轉換器測試41 3.210位20kS/s0.6V超低功耗SARA/D轉換器43 3.2.110位元SARADC的結構43 3.2.2新型低功耗DAC電容開關時序44 3.2.3自舉開關47 3.2.4SAR動態邏輯48 3.2.5實驗結果49 3.3一種8位0.35V10kS/s低功耗SARA/D轉換器50 3.3.18位元SARA/D轉換器結構51 3.3.2基於電容拆分技術的新型電容開關時序51 3.3.3低漏電、低失真自舉開關57 3.3.4襯底驅
動全動態比較器59 3.3.5DAC陣列中的電容驅動開關60 3.3.6低漏電SAR控制邏輯61 3.3.7測試結果與討論63 參考文獻64 第4章 高精度SARA/D轉換器66 4.1高精度SARA/D轉換器的校準技術66 4.1.1模擬自校準技術66 4.1.2基於SplitADC的數位校準技術68 4.2SARA/D轉換器的電容失配和SplitADCLMS數位校準71 4.2.116位元SARA/D轉換器的基本結構71 4.2.2寄生電容和電容失配73 4.2.3基於SplitADC的LMS數位校準原理75 4.2.4基於SplitADC的LMS數位校準高層次建模77 4.3基於Spl
itADCLMS數位校準技術的16位元SARA/D轉換器79 4.3.1基本工作原理80 4.3.2關鍵模組電路84 4.3.3模擬結果88 4.4基於Sub-radix-2的SARA/D轉換器數位校準演算法88 4.4.1SARA/D轉換器的廣義碼域線性等化器89 4.4.2DAC失配誤差的數字可校準性90 4.4.3基於Sub-radix-2的SARA/D轉換器92 4.5基於擾動數位校準的16位元SARA/D轉換器94 4.5.1基於擾動的數位校準原理94 4.5.216位1MS/sSARA/D轉換器97 參考文獻102 第5章 高速SARA/D轉換器104 5.1一種8位元/10位元
可配置高速非同步SARA/D轉換器104 5.1.1可配置SARA/D轉換器結構104 5.1.2電容DAC105 5.1.3高速比較器108 5.1.4非同步SAR控制技術109 5.1.5A/D轉換器模擬結果110 5.2一種8位208MS/sSARA/D轉換器113 5.2.1高速採樣開關113 5.2.2高速可校準比較器115 5.2.3終端電容複用117 5.2.4校準位元和邏輯控制120 5.2.5模擬結果122 5.3一種8位元660MS/s非同步SARA/D轉換器123 5.3.1非同步時鐘產生電路124 5.3.2預置位技術125 5.3.3整體電路工作過程和邏輯控制127
5.3.4模擬結果128 5.48位2.0GS/s時域交織SARA/D轉換器129 5.4.1時域交織A/D轉換器的誤差分析129 5.4.2基於類比鎖相環的時鐘產生器131 5.4.3子通道SARA/D轉換器架構與開關電容陣列133 5.4.4模擬結果137 參考文獻138 第6章 高速流水線SARA/D轉換器140 6.1流水線SARA/D轉換器基本原理140 6.1.1流水線SARA/D轉換器的基本結構140 6.1.2SAR輔助型MDAC的工作原理141 6.1.3SAR輔助型MDAC設計考慮143 6.2一種12位50MS/s流水線SARA/D轉換器147 6.2.1結構147 6
.2.2流水線SARA/D轉換器的誤差分析148 6.2.3結構優化155 6.2.4SAR輔助型MDAC電路159 6.2.5增益自舉運算放大器161 6.2.6第二級SARA/D轉換器169 6.2.7內部時鐘產生電路172 6.2.8自舉開關電路173 6.2.9流片測試結果174 6.3一種基於過零檢測的10位50MS/s流水線SARA/D轉換器177 6.3.1基於過零檢測器的開關電容電路177 6.3.2基於過零檢測器的流水線SARA/D轉換器的非理想效應181 6.3.3基於過零檢測器的流水線SARA/D轉換器設計182 6.3.4關鍵模組電路188 6.3.5模擬結果193 參
考文獻194 第7章 可配置迴圈型CMOSA/D轉換器197 7.1結構197 7.1.1迴圈型A/D轉換器基本原理197 7.1.26～12位元可配置低功耗迴圈型A/D轉換器結構198 7.1.3冗餘數字校準199 7.1.4多工作模式設計200 7.2關鍵模組電路201 7.2.1採樣保持電路基本原理201 7.2.2余量增益電路209 7.2.3可配置CMOS運算放大器217 7.2.4動態比較器219 7.2.5非交疊時鐘產生模組220 7.3整體性能模擬和版圖佈局221 7.3.1動態性能模擬結果221 7.3.2功耗模擬224 7.3.3版圖佈局225 參考文獻226
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一個十位元每秒兩千萬次取樣帶冗餘位逐漸趨近式類比數位轉換器
為了解決1ms s 的問題，作者徐志豪 這樣論述：
如今電子產品除了要效能好，亦追求低功耗與輕薄短小，由於半導體製程技術的進步，帶動了積體電路設計的成長，許多低功耗的晶片得以實現，在眾多類比數位轉換器中，逐漸趨近式(Successive-Approximation)由於大部分元件皆由數位邏輯電路所構成，且整個電路僅需一組比較器即可，大幅地降低了資料轉換所需的功耗。本論文完整製作一個10-bit 20MS/s SAR ADC，架構採用分段式電容陣列數位類比轉換器，使用TSMC 0.18um 1P6M CMOS製程，電源供應1.8V，輸入頻率為1.97265625MHz進行模擬，訊號雜訊與失真比(SNDR) 60.71 dB，有效位元數(ENOB
) 9.79-bit，功耗0.92 mW，品質因數(FOM) 52f J/conversion-step，核心晶片佈局面積0.31*0.21〖mm〗^2，晶片總佈局面積1.163*1.169〖mm〗^2。最後設計規格同樣為10-bit 20MS/s SAR ADC，架構改成帶冗餘位演算法，將MSB電容拆解並分配至原電容陣列中，達到電容切換速度的提升，並在栓鎖電路前加上一級前置放大器，用以降低誤差，提高比較器的精準度。使用相同製程與輸入頻率進行模擬，訊號雜訊與失真比(SNDR) 61.93 dB，有效位元數(ENOB) 9.99-bit，功耗3.024mW，品質因數(FOM) 148.7f J/
conversion-step。關鍵字：逐漸趨近式類比數位轉換器；分段式電容陣列；帶冗餘位演算法
高速、高解析度及低功耗之逐漸逼近式類比數位轉換器積體電路設計與驗證
為了解決1ms s 的問題，作者許庭瀚 這樣論述：
Abstract in Chinese . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . iAbstract in English . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . iiiContents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . vList of Figures . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . viiiList of Tables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xv1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.1 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.2 Thesis
Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Background Knowledge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72.1 Fundamental SAR ADCs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82.2 Fully Differential SAR ADCs . . . . . . . . . . . . . . . .
. . . . . . . . 92.2.1 Split Capacitor Array SAR ADC . . . . . . . . . . . . . . . . . . . . . 112.2.2 Monotonic Switching SAR ADC . . . . . . . . . . . . . . . . . . . . . . 132.2.3 Switchback Switching SAR ADC . . . . . . . . . . . . . . . . . . . . . . 152.2.4 Vcm-Based Switching SAR ADC . . . .
. . . . . . . . . . . . . . . . . . 172.2.5 CAP and DAC Design . . . . . . . . . . . . . . . . . . . . . . . . . . . 182.3 High Speed ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212.3.1 Redundancy Technique . . . . . . . . . . . . . . . . . . . . . . . . . . 222.3.2 Reference
Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252.3.3 Clock Jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262.3.4 ADC Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . 273 The SAR ADC in 180 nm Implementation . . . . . . . . . . . . . . . . .
. . . . . 283.1 9Bit36MS/s SAR ADC with Direct Switching and Redundancy Techniques . . . . . 283.1.1 SAR ADC Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 293.1.2 Sample-and-Hold Switch Design . . . . . . . . . . . . . . . . . . . . . 303.1.3 Dynamic Comparator Design . . . . . .
. . . . . . . . . . . . . . . . . 343.1.4 Noise Arrangement and Analysis . . . . . . . . . . . . . . . . . . . . . 393.1.5 SAR Control Logic and Digital Error Correction . . . . . . . . . . . . . 413.1.6 Direct Switching Logics Design . . . . . . . . . . . . . . . . . . . . . 433.1.7 Capacitive Arra
y DAC Design . . . . . . . . . . . . . . . . . . . . . . .473.1.8 Reference Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503.1.9 9-b SAR ADC Simulation Results . . . . . . . . . . . . . . . . . . . . . 533.1.10 Layout and Measurement Results . . . . . . . . . . . . . . . . . . . .
543.2 12Bit-1MS/s SAR ADC with Redundancy Technique . . . . . . . . . . . . . . . 603.2.1 SAR ADC Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 613.2.2 Sample-and-Hold Switch Design . . . . . . . . . . . . . . . . . . . . . 623.2.3 Dynamic Comparator Design . . . . . . . . . . . .
. . . . . . . . . . . 643.2.4 Capacitive Array DAC Design . . . . . . . . . . . . . . . . . . . . . . 653.2.5 12b-SAR ADC Simulation Results . . . . . . . . . . . . . . . . . . . . . 673.2.6 Layout and Measurement Results . . . . . . . . . . . . . . . . . . . . . 683.2.7 Future Work . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . 724 The Low Power SAR ADC in 350nm Implementation . . . . . . . . . . . . . . . . . 754.1 10-Bit-200KS/s Signal Range Conversion SAR ADC . . . . . . . . . . . . . . . 764.1.1 SAR ADC Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 764.1.2
Capacitive Input Attenuation Circuit Design . . . . . . . . . . . . . . 774.1.3 Capacitive Array DAC Design . . . . . . . . . . . . . . . . . . . . . . 824.1.4 Layout and Measurement Results . . . . . . . . . . . . . . . . . . . . . 835 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . 88References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89Letter of Authority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94